从光纤到闪存：AI 算力与高速互联，一次讲透

00开场全景：一座"数据城市"的交通系统
01光互连：为什么突然全在谈"光"
02光模块：会两国语言的"翻译官"
03CPO 共封装光学：把翻译官请进办公室
04玻璃基板：给芯片换一块更平的地基
05芯片与芯片之间：六级"对话"阶梯
06DRAM 与 NAND：办公桌与档案库
07一图串联：一次 AI 训练的数据旅程
08产业链地图：谁在"卖铲子"
09术语速查表 + 数据口径说明

00　开场全景：一座"数据城市"的交通系统

先把整张地图摊开，后面的每个概念都是这张图里的一个路段。

生活比喻

把一座 AI 数据中心想成一座超大城市。GPU 是工厂，数据是货物。

芯片封装内部＝同一栋楼里工位与工位之间，站起来递个东西，几乎零成本；
服务器内部＝同园区两栋楼之间，骑电动车；
机柜内部＝同一街区，开车；
机房 / 集群＝跨城区，得上高架和地铁；
跨数据中心＝跨省，得走高铁和飞机。

规律是：距离越远，路上花的油钱（功耗）和时间（延迟）越离谱。整篇科普讲的所有技术，本质上都是在回答——怎么让每一段路都更快、更省、更宽。

图 0　AI 数据中心的五层"交通网"。从封装内的毫米级，到跨数据中心的百公里级，每一层用的"路"和"车"都完全不同。注意一个关键分界：几米之内铜缆仍是性价比最优，超过几米就必须上光——这正是"光互连"成为热点的物理根源。

记住这张图的读法

后面每一章，都会回到这张图上定位：第 1、2、3 章讲第 ④ 层（机房内）正在发生的事；第 4 章讲第 ① 层的"地基材料"；第 5 章讲第 ①②③ 层芯片之间怎么对话；第 6 章讲工厂里的"桌面"和"仓库"。

01　光互连：为什么突然全在谈"光"

不是因为光更"高级"，而是因为铜真的跑不动了。

1.1 一句话结论

AI 训练不是一颗芯片在算，是几万颗 GPU 一起算。算完一步，大家要把各自的中间结果（梯度）互相交换一遍，才能开始下一步。于是——算力越强，"搬数据"的负担越重。

SK 海力士联合弗吉尼亚大学、UIUC、MIT、南洋理工、延世大学等机构，在 2026 年发表于《Nature Electronics》的 CPO 路线图综述中给出了一个被广泛引用的量化对比：

≈3×

算力每两年提升倍数

≈1.4×

互连带宽每两年提升倍数

<10 ns

CPO 目标芯片间延迟

<1 pJ/bit

CPO 长期目标能效

算力是"工厂产能"，互连是"物流能力"。工厂产能两年翻三倍，物流两年只翻 1.4 倍——缺口就是今天所有人谈论"光"的原因。结果也很直接：GPU 空转等数据，昂贵的上万元一颗的算力被浪费。

生活比喻

把铜线想成乡间公路，光纤想成高铁。

乡间公路修起来便宜（铜缆确实便宜），堵车时最多开两车道，车速一快就抖得厉害、噪音大、油耗飙升。而且——路越窄，能跑的距离越短。

高铁贵，但一旦修好，速度翻倍时油耗几乎不涨，还能一口气跑几百公里。

过去几十年，服务器之间距离近、数据量小，"铜公路"够用；现在数据量暴涨、速率从 112G 冲到 224G，铜公路的距离被压到 1.5 米，于是只能修高铁。

1.2 铜的物理天花板：速率翻倍，距离砍半

这不是工程没做好，是物理规律。铜线对高频信号的衰减大致随频率的平方根上升，速率每翻一代，能可靠传输的距离就腰斩一次。

图 1　铜与光的"能耗—距离"曲线（示意）。铜在短距离内近乎零额外功耗，所以机柜内 2 米以内仍是铜的天下；但一旦越过几米的门槛，铜的代价陡峭上升，而光纤几乎是一条水平线。产业共识是"光铜并存、按距离分层"，而不是光全面取代铜。

技术细节

为什么铜会"跑不动"：信号在铜里传输时存在趋肤效应和介质损耗，频率越高衰减越猛。行业实测口径（112G PAM4 时代）：无源铜缆 DAC 约 3 米；到 224G PAM4，DAC 只剩约 1.5 米——刚好够一个机柜内的跨板走线。想再远就得在线缆里塞芯片：

DAC（无源铜缆）：纯物理连接，靠主机 SerDes 硬扛，功耗≈0，224G 时约 1.5 m。
ACC（有源铜缆）：加模拟放大（Redriver），约 3 m，功耗 1–3 W。
AEC（有源电缆）：两端各塞一颗 DSP，做完整的重定时与均衡，约 7 m，功耗 3–10 W。
再往外（>7 m），铜的功耗增长快过光纤，只能交给 光模块 / AOC，一路覆盖到几公里。

图 2　按距离选介质：DAC → ACC → AEC → 光。越往右，铜需要越强的信号处理来"续命"，功耗也越高；越过 7 米，光纤接管。距离数值为 224G PAM4 时代的行业典型口径，具体随厂商、线规、连接器而变。

1.3 光互连到底是什么

一句话：用电信号算，用光信号传。

芯片内部和处理时永远是电信号（电子在晶体管里跑），但一旦要"出远门"，就转换成光（光子在玻璃纤维里跑）。两端各有一个"翻译官"——这就是光模块。

技术细节

光互连相对电互连的三个核心优势：

带宽密度极高：一根头发丝粗细的光纤，可以通过波分复用（WDM）同时跑几十个不同波长（颜色）的光，每个波长各载一路独立信号。相当于同一条路上叠了几十层高架。
距离几乎不敏感：光纤损耗极低且基本不随速率上升而恶化，所以高铁跑到 100 公里也不费多少油。
抗干扰、无串扰：光子不带电，不会像铜线那样相互串扰、也不需要担心电磁兼容。机柜里几千根线捆一起也不打架。

代价也很明确：需要"翻译"的电光/光电转换器件，又贵又耗电。所以整个行业的进化方向，就是想办法让这个"翻译"更少、更近、更省——这正是 CPO 的出发点。

常见误解

误解："光互连要全面取代铜了。"
事实：产业共识是光铜并存、按距离分层。在机柜内 GPU↔交换机的 2 米距离上，无源铜缆功耗近乎为零、延迟为零、可靠性高一个数量级，短期内不会被光取代。光真正接管的是机柜之间及以上的长距离链路——而这恰恰是万卡集群规模膨胀最快的部分。

02　光模块：会两国语言的"翻译官"

它是光互连这座城市里具体干活的那个零件，也是中国厂商全球份额最高的环节之一。

生活比喻

把服务器之间的通信想成两个只会说不同语言的人打电话。

芯片只会说"电语"，光纤只认"光语"。光模块就是坐在两者中间的翻译官：芯片说一句电信号，它立刻翻成光信号塞进光纤；对面的光模块听到后，再翻回电语给那边的芯片。

它有两个"耳朵和嘴"：发射端（TOSA）负责电→光，接收端（ROSA）负责光→电。而且它是收发一体的，插上去既能说也能听。

为什么贵？因为这个翻译官不是人，是一整套精密光学仪器 + 高速数字信号处理芯片，还得在指甲盖大小的空间里散热、抗振、稳波长。

2.1 拆开看：一块光模块里到底装了什么

以当前 AI 数据中心主流的 800G / 1.6T 可插拔光模块（OSFP / QSFP-DD 封装）为例，从外到内拆开，大致是下面这些部件：

图 3　可插拔光模块的爆炸拆解与成本结构。左侧为六大核心部件，右上为组装后的剖面示意，右下为成本结构。注意两点：① 收发一体——单个模块同时封装了 TOSA 和 ROSA，插上就能双向通信；② 光芯片与 DSP 吃掉约 60% 成本，其中高端光芯片（200G EML、高速 DSP）长期是海外主导的环节。

2.2 工作原理：一次完整的"翻译"流程

把信号从一台交换机送到另一台，中间要经过下面这条链路。关键分界是"电域 ↔ 光域"：

图 4　光模块的完整信号链路。中间的绿色竖条是光纤，是唯一"用光"的一段；光纤两侧各有一套对称的电光/光电转换系统。真正耗电和昂贵的，恰恰是两端这两套"翻译"系统，而不是中间那根玻璃丝。

技术细节：几个必须知道的关键词

PAM4：传统信号只有 0/1 两个电平（NRZ），PAM4 用四个电平，一个符号携带 2 bit，同样的时钟频率下速率翻倍。代价是四个电平之间的"眼图"挤在一起，极易受干扰——这就是为什么必须有 DSP 来修复信号。1.6T 模块普遍采用 8×200G PAM4 架构。
EML（电吸收调制激光器）：把 DFB 激光器和调制器做在同一颗 InP 芯片上，靠电信号改变吸收以实现高速调制，带宽高、啁啾低，是 800G/1.6T 中长距的主流；核心材料是磷化铟（InP）。
硅光（Silicon Photonics）：用 CMOS 兼容工艺在硅晶圆上做出波导、调制器、探测器甚至波分复用器，把几百个光学器件集成到一颗芯片上，大幅减少器件数和组装复杂度。但硅不发光，所以要用外置的 III-V 族连续波（CW）激光器把光"注入"硅光芯片。CITI 曾预测硅光渗透率 2028 年可达约 60%（机构预测）。
速率代际：400G → 800G → 1.6T → 3.2T。当前 800G 是主力、1.6T 正在快速爬坡，3.2T 为下一代在研方向。
FEC 前向纠错：高速信号经光纤后必然有畸变和误码，DSP 用冗余编码把错误算回来，是"信号质量的修复引擎"。

为什么光模块是 AI 算力链条上的"硬通货"

GPU 之间要频繁交换梯度数据，带宽不足时 GPU 利用率会从高位断崖式下跌。行业口径显示：英伟达 B300 架构 GPU 与光模块的配比约为 1:4.5，自研 ASIC 集群配比甚至可达 1:8——也就是说，多买一颗 GPU，就要多买 4.5 到 8 块光模块。这就是为什么算力投资一放量，光模块是最先、也最直接受益的环节之一。

03　CPO 共封装光学：把翻译官请进办公室

Co-Packaged Optics——把"电光转换"从机箱面板搬到芯片旁边，这一步为什么值几百瓦。

生活比喻

回到翻译官的比喻。

传统可插拔方案：翻译官住在城外的写字楼（交换机前面板的光模块笼子）。芯片在市中心办公，每次要对外通信，得派一份文件坐着车穿过 15–30 厘米的 PCB 公路送到城外，翻译完再发走。光是路上通勤就要耗油、要时间，而且车速越快，路损越严重，还得在路上加"中继站"（Retimer）给信号打气。

CPO 方案：直接把翻译官搬进市政府大楼里，办公室就在芯片隔壁。文件递过去只要几毫米，路上几乎不耗油、不花时间，连中继站都省了。

代价是什么？翻译官一旦搬进大楼，他病了你就没法单独换掉他——以前模块坏了拔下来换一块就行，现在光引擎和交换机芯片封装在一起，得整块换。这就是 CPO 最大的争议点。

3.1 传统可插拔到底浪费在哪

浪费不在"光"本身，而在芯片到模块之间那一段电信号的路。行业实测与厂商口径大致是：

对比维度	传统可插拔（Pluggable）	CPO 共封装光学
电信号路径长度	约 15–30 cm 的 PCB 走线	<5 mm（同封装/同基板内）
信号路径延迟	约 10–20 ns	<1 ns（相差 10–20 倍，厂商口径）
是否需要 Retimer	需要（每端口额外 2–5 W）	不需要，省掉整级中继
每比特能耗	约 15 pJ/bit（800G 量级）	约 5–7 pJ/bit（约 3 倍改善）
端口功耗（800G）	约 15–20 W	约 5.5 W（Broadcom Bailly 口径）
可维护性	优：热插拔，坏了换模块	弱：光引擎故障需整板更换

真金白银的实测：Meta × Broadcom

Meta 在其数据中心部署了 8 个机架、共 56 台 51.2T 级 CPO 交换机（每台含 8 个 6.4 Tbps 光引擎）。实测 800G 光引擎在不同温度下功耗仅 5.2–5.5 W，能效比约 6.9 pJ/bit，相比传统 FR4 光模块的约 15 W 降低约 65%；单台 51.2T 交换机采用 CPO 后节省约 650 W。

英伟达 2026 年一季度公开测试数据则显示：1.6T 速率下传统可插拔单端口功耗 25–40 W，CPO 方案 9–12 W，降幅落在 60%–70% 区间。

别被"省电 70%"忽悠了

"CPO 省电 70%"这句话有两个隐含前提：① 必须在 1.6T 及以上的高速率；② 必须拿带 DSP 的传统可插拔模块做对比。脱离这两个条件谈省电都是耍流氓。

如果拿 CPO 和 LPO（线性驱动可插拔，去掉模块内 DSP）、NPO（近封装光学）这类过渡方案比，省电优势会骤降到 10%–20%。而且成本上 CPO 目前明显更贵——有厂商实测口径显示 1.6T 可插拔模块每端口约 800 美元，而 CPO 方案约 2000 美元。省下的电费，得跑赢三倍的采购溢价才划算。

3.2 结构对比：光路被"压缩"在哪里

图 5　可插拔与 CPO 的结构对比。上：电信号要穿过 15–30 cm 的 PCB 才能"翻译"成光，途中有损耗、需要 Retimer、有 10–20 ns 延迟。下：CPO 把光引擎搬到交换芯片旁边同封装，电通路缩到 5 mm 以内，中间那一整级中继直接消失。省的是"电这段路"，不是"光这段路"。

3.3 CPO 的封装长什么样

CPO 不是一个零件，而是一种封装架构。典型结构是：一块有机（或未来的玻璃）基板上，并排放着交换芯片 ASIC 和若干个光引擎；光引擎通常是"硅光芯片（PIC）+ 电芯片（EIC）"的 3D 堆叠组合。

图 6　CPO 封装的两种视角。左为俯视：一颗 51.2T 交换 ASIC 旁并排 8 个 6.4T 光引擎，电互连只有几毫米；右上为光引擎剖面——上层 EIC 电芯片、下层 PIC 硅光芯片，两者 3D 堆叠，再共同贴到基板上；右下为当前主流折中方案：光引擎共封装，但怕热的激光器外置（ELS），兼顾性能与可维护性。

技术细节：CPO 的三种"过渡路线"与时间表

产业没有从可插拔一步跳到 CPO，中间有几个过渡形态，理解它们才能看懂新闻：

LPO（线性驱动可插拔）：模块还是可插拔的，但去掉模块内的 DSP，把信号修复工作甩给交换机 ASIC。功耗降约 35%，成本也降。缺点是对主机 SerDes 要求高、互通性差。
NPO（近封装光学）：光引擎不直接和 ASIC 同封装，而是放在同一块 PCB 上紧挨着 ASIC。比 CPO 保守，可维护性稍好，是很多厂商的务实选择。
CPO（共封装光学）：光引擎与 ASIC 同一封装/基板，性能最好，可维护性最差。
XPO：被视为"近封装"路线的新一代可插拔形态，据行业报道有望在 2027 年进入量产，已有超 100 家公司加入其多源协议（MSA）。

时间表：英伟达 Spectrum-X Photonics（以太网）官方称自 2026 年 5 月 31 日进入量产，Quantum-X InfiniBand 从 2026 年初开始部署；博通 Tomahawk 5-Bailly 定位为首个量产型 CPO 方案。SK 海力士等在《Nature Electronics》的路线图则给出更远的目标：单节点带宽 >100 Tb/s、能效 <1 pJ/bit、芯片间延迟 <10 ns，并进一步设想用"光子中介层"把算力池和内存池直接光互连。

CPO 真正的卡点

不是架构想不明白（架构早就清楚了），而是三件工程实事：

① 散热——激光器不喜欢高温，而交换芯片是机柜里最热的部件之一，两者挤在一起，热设计极难；
② 可维护性——可插拔生态最大的优势是"坏了换一个"，CPO 一旦光引擎失效，整块交换机板卡都得下线；
③ 标准化与制造良率——光电混合封装的工艺复杂度远超纯电封装，良率直接决定成本能不能降下来。
行业共识是：卡住 CPO 的不是架构，而是制造成熟度。

04　玻璃基板：给芯片换一块更平的地基

封装基板是芯片的"地皮"，玻璃要替代的是现在主流的有机材料（ABF）。

生活比喻

造芯片不是直接把芯片焊到主板上，而是先把它装在一块封装基板上，再把基板装到主板。这块基板就像盖楼前打好的地基 + 一层布线层：芯片的几万个引脚要穿过它，密密麻麻地接到主板上。

现在主流地基材料是有机树脂（ABF 载板）——可以想象成木板：便宜、好加工、但会热胀冷缩、受潮变形、表面不够平。

玻璃基板就是把木板换成磨得极平的花岗岩板：更平整、更稳定、能打更密更细的孔、能做得更大。

为什么重要？因为 AI 芯片越做越大——一个封装里要塞下一颗 GPU 加 8 到 12 堆 HBM，面积比人的手掌还大。木板铺这么大一块，翘得厉害，芯片贴上去会歪、会裂、会接触不良。花岗岩板不会。

但它也有致命短板：脆。钻孔时一道微裂纹，整块报废。这就是良率故事的全部。

4.1 先搞清楚：基板在封装里站在哪个位置

一个典型的先进封装（如 2.5D CoWoS）从下往上大致是：主板 → 封装基板 → 硅中介层 → 芯片裸片（GPU / HBM）。基板负责"布线扇出"和"机械支撑"，它上面的孔叫通孔，作用是把芯片的信号一层层引到下面的主板。

图 7　封装基板在"芯片—主板"之间的位置。它承上启下：上接硅中介层与裸片，下接主板。玻璃基板要替代的是橙色的有机 ABF 载板这一层；而玻璃 TGV 技术也在向蓝色的硅中介层渗透（即业界讨论的"玻璃中介层 / CoPoS"路线）。

4.2 有机基板 vs 玻璃基板：差在哪

图 8　有机基板与玻璃基板的直观对比。玻璃在平整度、通孔密度、尺寸稳定性、高频损耗、面板级尺寸上全面占优，代价是脆、良率低、成本高。当前业界口径：玻璃核心封装良率约 60%–70%，而成熟有机 ABF 基板约 80%–90%，成本高出约 30%–50%。

4.3 TGV：玻璃上怎么打出成千上万个孔

技术细节

TGV（Through Glass Via，玻璃通孔）是玻璃基板的核心工艺。流程大致是：

用激光在玻璃上"诱导改性"（不是直接烧穿，而是改变局部玻璃的化学性质）；
再用化学蚀刻把改性区域腐蚀成孔；
做种子层沉积 + 电镀填铜，让孔变成导电的垂直通路；
在玻璃正反两面做多层 RDL 再布线层，把信号引到该去的地方；
最后贴装芯片、植球。

难在两处：① 孔要小、要密、要深——一片基板上数千个孔，孔径可能只有几微米到十几微米；② 玻璃怕裂——激光钻孔时一道微裂纹，或者在后续热循环测试中出现分层，整块基板报废。中国大陆设备厂商（如华工激光等）已公开 5 μm 级孔径、高深径比的 TGV 钻孔能力。

图 9　TGV 玻璃芯基板的剖面。中间浅蓝色是玻璃芯，橙色柱子是穿透玻璃的镀铜通孔（TGV），上下是多层 RDL 铜布线，底部通过焊球接到主板。玻璃的价值不在"导电"，而在给布线提供一块极平、极稳、可打极密微孔的地基。

4.4 时间表：量产一推再推，已成产业常态

玻璃基板是被"时间表推迟"最多的技术之一。下面这张表按公开信息整理，请特别注意：这些是厂商计划与机构预期，不是已发生的事实。

厂商	公开进度 / 目标	状态性质
Intel 英特尔	2026 年 1 月宣布玻璃基板技术进入大规模量产阶段，首款搭载玻璃核心基板的 Xeon 6+（Clearwater Forest）服务器处理器成为业界首个商业化落地的玻璃基板产品	已宣布 / 厂商口径
SKC / Absolics（韩）	已建成玻璃基板专用工厂；原计划 2026 年上半年量产，现调整为 2026 年完成可靠性测试、2027 年推进全面生产	计划已推迟
三星电机	合资公司 GlaSSEM 原定 2025 年底起分批落地，后推至 2026 年 3 月、6 月，市场消息称因样品可靠性验证遇瓶颈，量产或延至 2028 年后；公开目标为 2027 财年下半年建立供货体系	多次推迟 / 未确认
台积电 TSMC	走 CoPoS（方形面板 + TGV 中介层）路线；2026 年为设备与材料验证窗口，规划 2027 年试产、2028 年下半年量产；纯玻璃芯基板规模量产更规划至 2030 年后	路线图 / 规划
大日本印刷 DNP	2025 年 12 月在埼玉启动 TGV 中试线，目标 2028 财年建立全面量产体系	规划
LG Innotek	量产目标曾定在 2027–2028 年	规划
京东方 A	玻璃基封装载板试验线 2026 年上半年完成全自动化设备通线，设计产能每月 1000 片；已完成大尺寸、高层数样品开发送样，部分客户进入技术测试。该业务尚未量产、未形成量产营收	中试 / 送样阶段
蓝思科技	2026 年 CES 发布 TGV 玻璃基板技术，已建中试线和专用厂房；7 月底与英特尔签署 TGV 先进封装合作备忘录（备忘录 ≠ 订单）	中试 / 验证阶段

投资视角的冷水

2026 年被一些机构称作"TGV 商业化元年"，但多家 A 股公司公告口径非常一致：尚未实现规模化销售、尚未形成量产收入、暂无量产营收。

行业共识更接近：2026 年是产业验证窗口，不是全面量产元年。部分研究机构判断，TGV 玻璃基板真正成为先进封装主流可能要等到 2030 年以后，当前更多是补充而非替代既有方案。市场空间数字（如某机构测算 2028 年全球约 84 亿美元、2030 年可能达 276 亿美元）的前提，是良率和认证在未来两年取得实质突破。

另一个值得关注的角度：玻璃基板未必只在"替代 ABF"这一条路上兑现。康宁推动的"Glass Bridge"把 TGV 用在 CPO 光互连上，肖特、英特尔也把玻璃视为电学与光学融合的平台材料。相比玻璃芯载板漫长的客户认证周期，面向 CPO 的玻璃光互连载板可能是更早的落地入口。

05　芯片与芯片之间：六级"对话"阶梯

CPU 与 GPU、GPU 与 GPU、GPU 与 HBM——它们到底靠什么"说话"？答案是一个从毫米到公里、从 TB/s 到 Gb/s 的六级阶梯。

生活比喻

把整个系统想成一家超大型公司：

① HBM ↔ GPU＝你和你的办公桌面。伸手就拿，快到几乎没感觉。
② Chiplet ↔ Chiplet（UCIe）＝你和隔壁工位的同事。转身说一句就行，用同一套内部术语。
③ CPU ↔ GPU（PCIe）＝你和隔壁部门。得走公司统一的正式流程，慢一些但有规矩。
④ GPU ↔ GPU（NVLink）＝核心项目组的专用热线。比普通流程快得多，且组内可以直连。
⑤ 服务器 ↔ 交换机（光模块 / 以太网）＝跨城市的分公司之间，得发快递。
⑥ 数据中心 ↔ 数据中心（相干光）＝跨国分公司，走国际物流。

规律：越近的，话越密、越随便、越快；越远的，越得讲规矩、打包、走流程。每一层的"语言"（协议）和"运输方式"（介质）都不一样。

5.1 六级阶梯全景：带宽差了四个数量级

图 10　六级互连阶梯的带宽对比（示意，条形长度按数量级缩放）。从封装内 HBM 的 TB/s 级，一路跌到跨数据中心的单波长 Gb/s 级 —— 相差约 3–4 个数量级。这正是为什么"能不出芯片就不出芯片、能不出服务器就不出服务器"：每往外走一级，带宽就掉一大截，功耗也涨一大截。

5.2 最核心的一段：GPU 与 HBM 是怎么贴在一起说话的

这是整个 AI 芯片最关键、也最"贵"的一段连接。它用的是 2.5D 封装：GPU 和 HBM 不叠在一起，而是并排坐在一块"硅中介层"上，通过中介层里的超细布线互连。

图 11　2.5D 先进封装剖面（CoWoS 类方案）。GPU 与 HBM 并排坐在同一块硅中介层上（所以叫 2.5D，不是 3D 堆叠在一起），通过中介层内亚微米级的超细布线互连，再经由 TSV 和 C4 焊球向下连到封装基板。橙色高亮的，就是那条决定 AI 芯片性能的"超短超宽"通道。

5.3 再放大一级：HBM 内部是怎么堆起来的

图 12　HBM 的 3D 堆叠结构。多层 DRAM 裸片垂直堆叠在逻辑基础裸片之上，靠 TSV 硅通孔（相当于电梯井）把信号和电力送到每一层。HBM 的本质就是"用接口宽度换带宽"——不把频率拉爆，而是把马路从 64 车道拓宽到 2048 车道。

5.4 UCIe：Chiplet 时代的"普通话"

技术细节

以前一颗芯片就是一整块硅（单片 SoC）。现在主流是把大芯片拆成若干小芯片（Chiplet），分别用最合适的工艺制造，再封装在一起。问题是：不同厂商的小芯片怎么互相说话？

UCIe（Universal Chiplet Interconnect Express） 就是这套"普通话"标准，定义三层：

物理层：凸块间距、电气特性、信号完整性；
Die-to-Die 适配层：链路训练、纠错、重试；
协议层：可承载 PCIe、CXL，也支持厂商自定义流模式。

UCIe 3.0（2025 年 8 月发布）把最高信令速率提升到 48 / 64 GT/s（上一代为 32 GT/s），并增加了运行时发射端重校准、空闲功耗管理等能力。产业趋势上，UCIe 正与 CXL 3.1 融合（CXL-over-UCIe），让同一封装内的不同裸片之间实现缓存一致的共享内存——相当于把"隔壁工位"变成"同一张桌子"。

此外还有 混合键合（Hybrid Bonding）：彻底去掉焊料，让铜焊盘与铜焊盘直接对接。量产实现的凸块间距已接近 9 μm，而传统微凸块约 40→10 μm。间距缩小 10 倍，连接密度提升约 100 倍——这是下一代 3D 堆叠的关键。

一个常见混淆

NVLink 和 PCIe 都是"芯片间互连"，区别在哪？
PCIe 是通用标准，什么设备都能插，兼容性最好，但要走完整的协议栈，延迟高、带宽相对低；
NVLink 是 NVIDIA 的私有高速互连，专为 GPU↔GPU 设计，采用 load/store 语义，延迟极低、带宽极高（第六代 3.6 TB/s/卡，官方称是 PCIe Gen6 的 14 倍以上），但只在 NVIDIA 体系内可用。
为对抗这种锁定，AMD、博通、思科、Intel、Meta、微软等组建了 UALink 开放联盟，规范 200 Gbps/lane、可扩至 1024 加速器域，目标产品周期在 2026–2027 年。

06　DRAM 与 NAND：办公桌与档案库

两种存储芯片，一个管"正在算的"，一个管"要留着的"。它们的差异不是好坏，而是使命完全不同。

生活比喻

DRAM（内存）＝你的办公桌面。正在处理的文件摊在桌上，随手就拿，快得很。但桌面很小（容量小），而且一下班关灯，桌上的东西就被清空了（断电数据丢失）。

NAND（闪存）＝楼下的档案库 / 仓库。容量巨大、东西放进去断电也不会丢。但你要拿一份文件，得走过去、查索引、翻出来——慢得多，而且翻找有成本。

更关键的两条隐藏规则：

① NAND 不能"覆盖写"。就像档案柜里的纸，你不能拿橡皮擦掉一行字重写，必须把整个抽屉清空（擦除整个 Block）才能重新放东西。这是闪存一切复杂性的根源。

② NAND 会"磨损"。每擦一次，柜子就旧一点。擦到一定次数，这个抽屉就报废了。DRAM 没有这个问题，可以无限次读写。

6.1 存储金字塔：每一层都是"速度换容量"的取舍

图 13　存储层次金字塔。整个计算机存储体系就是一个"用成本换速度"的分层结构。HBM 是 DRAM 的摩天大楼版本（3D 堆叠 + 超宽接口），而 NAND 是金字塔中"非易失"这一半的主力。

6.2 微观对决：一个存储单元长什么样

为什么 DRAM 快但会丢数据，NAND 慢但能留住？答案藏在最底层的单元结构里——两者是完全不同的物种。

图 14　两种存储单元的结构对决。左：DRAM 用电容存电荷——结构简单、读写极快，但电荷会漏，必须不停刷新，断电即失。右：NAND 用浮栅困住电子——电子被绝缘层锁死，断电不丢，但每次用高压把电子"打进打出"都会磨损绝缘层，因此有擦写寿命。两者物理原理完全不同，产线设备也几乎不通用。

6.3 DRAM 为什么要"刷新"，代价是什么

图 15　DRAM 的刷新机制。电荷像沙漏一样不断流失，控制器必须在 64 毫秒（高温下 32/16 毫秒）内把每一行重新"读一遍再写回去"。这带来两个后果：① 即使不做任何读写，DRAM 也在持续耗电；② 刷新占用带宽，DDR5 上常规刷新开销约 1%–2%，工艺越先进漏电越严重，开销越高。

6.4 NAND 的组织结构：为什么"必须先擦再写"

技术细节

NAND 的层级从大到小是：Die → Plane → Block → Page。规则很死板：

读取和写入的最小单位是页（Page），通常 4 KB–16 KB；
擦除的最小单位是块（Block），一个块包含几百到上千个页——比写入单位大得多。

麻烦就出在这里：你想改一个页里的 1 个字节，不能直接覆盖，必须把整个块的数据搬到别处 → 擦掉整个块 → 再把改好的数据写回去。这个过程叫读-改-写，它导致的"写放大"（实际写入量 ÷ 主机要求写入量）是 SSD 寿命和性能的核心变量。好控制器的写放大可以接近 1，差的能到 3 以上。

好消息是：这些脏活不由 NAND 芯片干，而是由外挂的 SSD 控制器通过 FTL（闪存转换层）承担——它负责逻辑地址映射、坏块管理、磨损均衡、垃圾回收、LDPC 纠错。同样的 NAND 颗粒，配不同的控制器，性能可以差 5–10 倍，寿命差一个数量级。这也是为什么 SSD 品牌之间的实际体验天差地别。

图 16　NAND 的组织结构与多级单元权衡。上：一个 Block 包含几百上千个 Page，但擦除只能整块进行——这个"不对称"催生了写放大的全部故事。下：同一个单元塞进越多 bit（SLC→QLC），容量越大、成本越低，但阈值电压窗口被切得越细，速度越慢、寿命越短。典型擦写寿命数量级为 SLC 10 万次、MLC 1 万次、TLC 3 千次、QLC 1 千次。

对比维度	DRAM	NAND Flash
一句话	设备的"短期运行内存"	设备的"长期数据仓库"
断电后	丢失（易失性）	保留（非易失性）
存储单元	1T1C（1 晶体管 + 1 电容）	浮栅 / 电荷俘获晶体管
存数据靠	电容里的电荷有无	浮栅里困住的电子数量（改变阈值电压）
访问粒度	字节级随机访问	页级读写、块级擦除（不可覆盖写）
访问延迟	纳秒级（10⁻⁹ s）	微秒级（10⁻⁶ s）—— 慢约 1000 倍
寿命	几乎无限次读写	有限擦写次数（SLC 10 万 → QLC 1 千量级）
维护机制	必须刷新（常温 64 ms）	需要 FTL：磨损均衡、坏块管理、垃圾回收、LDPC 纠错
扩容路径	2D 制程微缩（1α/1β/1γ nm）+ 4F² 架构 + 3D DRAM	3D 垂直堆叠（200+ 层量产，向 300–400 层演进）
主要形态	DDR5、LPDDR5/6、GDDR7、HBM	SSD、UFS、eMMC、存储卡、企业级 NVMe
产线通用性	设备与工艺几乎不通用；把 NAND 产线改成 DRAM 相当于拆掉重建，投资以百亿计

2026 年为什么内存和存储都在暴涨

理解了上面的分工，就能看懂这轮"存储超级周期"的独特机理——它是"产能挤占"而非单纯的需求旺盛：

生产 HBM 所需的晶圆面积是普通 DDR5 的约 3 倍，且 HBM 后段还要增加堆叠、键合等工序。据 Nomura 口径，HBM 已消耗约 23% 的 DRAM 晶圆产能，且 HBM 需求同比增速约 70%。三大原厂纷纷把新增产线向 HBM 倾斜，结果通用 DRAM 供给被挤压，出现了"前代产品价格反超新一代"的罕见现象。

TrendForce 预测 2026 年第二季度标准 DRAM 合约价环比上涨 58%–63%、NAND 合约价环比上涨 70%–75%；高盛预计 2026–2028 年全球 DRAM 供需缺口依次约 5.0%、5.9%、3.9%。以上都是机构预测，不是已发生的事实。

供给端的刚性在于：建一座 12 英寸存储晶圆厂从宣布到出片需要 18–24 个月，洁净室建设本身就要 8–12 个月。这意味着即便现在砸钱，新增产能也要到 2027 年底之后才显著释放——这是本轮周期被反复强调"持续性可能长于以往"的核心原因。

07　一图串联：一次 AI 训练的数据旅程

把前面六章串起来，看一份数据从仓库到另一座机柜，到底走了多少关卡。

假设你提交了训练任务。数据要经历这样一段旅程：从 SSD 里被读出来 → 交给内存 → 送进 HBM → GPU 开算 → 算完的梯度要跟别的 GPU 交换 → 出服务器 → 上光纤 → 到交换机 → 到另一台服务器的 GPU。

图 17　一次 AI 训练的数据旅程。注意每一段标注的单位：封装内是 TB/s、纳秒级；出了服务器就掉到单端口 100 GB/s 量级、还要付电光转换的功耗。所有被热炒的技术，都是在试图削平这三道墙：内存墙、互连墙、功耗墙。

08　产业链地图：谁在"卖铲子"

按"上游材料/芯片 → 中游器件/模块/封装 → 下游系统"三层梳理，标注各环节的代表性参与者。

重要声明

本节仅为产业链位置的科普梳理，不构成任何投资建议。所列公司为公开信息中在该环节有业务布局的代表性厂商，不等同于其技术领先、业绩受益或具备投资价值。公司名单可能不完整，且产业格局变化很快。任何投资决策请以公司正式公告与经审计的财务报告为准。

图 18　产业链分层示意。中国厂商在光模块封装、光器件、部分设备与材料环节具备较强存在感；高端光芯片（200G EML、高速 DSP）、HBM 晶圆、CoWoS 类先进封装、ABF 载板仍是海外主导或高度紧张的关键环节。名单为公开信息中的代表性参与者，不构成推荐。

读这张图的三个提醒

① "沾边" ≠ "受益"。很多公司只是布局了某个方向（甚至只是签了合作备忘录），距离形成可验证的收入还有很长距离——玻璃基板就是最典型的例子。

② 越上游越"卡"，但越上游越难验证。光芯片、HBM、先进封装这些环节确实是瓶颈，但它们多为海外龙头或台积电等大厂掌控，A 股可投标的往往是"配套"而非"核心"。

③ 记住三道墙。判断任何一个环节的价值，回到第 7 章的三道墙：它是在解决内存墙、互连墙还是功耗墙？解决不了的，热度就是热度；解决得了的，热度才会变成订单。

09　术语速查表

全文出现的英文缩写都在这儿，按出场顺序排列。

缩写	全称	一句话解释
CPO	Co-Packaged Optics	共封装光学。把光引擎与交换/计算芯片封在同一个封装内，电通路从厘米级缩到毫米级
NPO	Near-Packaged Optics	近封装光学。光引擎不与芯片同封装，而是放在同一块 PCB 上紧挨着芯片，较 CPO 保守
LPO	Linear-drive Pluggable Optics	线性驱动可插拔光学。去掉模块内 DSP，把信号修复交给主机 ASIC，功耗降约 35%
TOSA / ROSA	Transmitter / Receiver Optical Sub-Assembly	发射 / 接收光学组件。光模块里的"嘴"和"耳"，分别负责电→光、光→电
EML	Electro-absorption Modulated Laser	电吸收调制激光器。把 DFB 激光器与调制器单片集成，800G/1.6T 中长距主流，核心材料磷化铟
DFB	Distributed Feedback Laser	分布反馈激光器，一种常见的半导体激光光源
CW 光源	Continuous Wave Laser	连续波激光器。硅光芯片自己不发光，靠外置 CW 光源供光
PAM4	Pulse Amplitude Modulation 4-level	四电平脉冲幅度调制。一个符号携带 2 bit，速率翻倍，但抗干扰能力下降，必须有 DSP 修复
NRZ	Non-Return-to-Zero	不归零编码，传统 0/1 两电平信号，抗噪强但速率受限
DSP	Digital Signal Processor	数字信号处理芯片。光模块里负责 PAM4 编解码、FEC 纠错、均衡补偿，占模块成本约 20%–25%
FEC	Forward Error Correction	前向纠错。用冗余编码把传输中产生的错误"算回来"
TIA	Trans-Impedance Amplifier	跨阻放大器。把探测器产生的极微弱电流放大成可用电压
TEC	Thermo-Electric Cooler	半导体制冷器，用于稳定激光器的工作温度与波长
WDM / DWDM	(Dense) Wavelength Division Multiplexing	（密集）波分复用。一根光纤里同时跑多个不同波长的光，等于叠了多层高架
DAC / ACC / AEC	Direct Attach / Active Copper / Active Electrical Cable	无源铜缆 / 有源铜缆（模拟放大）/ 有源电缆（内置 DSP）。224G 时代典型距离约 1.5 m / 3 m / 7 m
AOC	Active Optical Cable	有源光缆，把光模块和光纤做成一体的成品线缆
DCI	Data Center Interconnect	数据中心互联，典型距离 2–120 km，用相干光模块
MPO	Multi-fiber Push On	多芯光纤推拉式连接器，高速光模块常用的光纤接口
ELS	External Laser Source	外置激光源。CPO 中最怕热的激光器被放到面板侧，坏了可单独更换
PIC / EIC	Photonic / Electronic Integrated Circuit	光子集成电路（硅光芯片）/ 电子集成电路。CPO 光引擎里两者 3D 堆叠
ABF	Ajinomoto Build-up Film	味之素堆积膜，当前主流有机封装基板的核心绝缘材料
TGV	Through Glass Via	玻璃通孔。在玻璃基板上打孔并填铜，形成垂直导电通路，是玻璃基板的核心工艺
TSV	Through Silicon Via	硅通孔。贯穿硅片/裸片的垂直导电通道，HBM 堆叠与硅中介层的关键
RDL	Redistribution Layer	再布线层。把芯片引脚重新分布到更宽间距的布线层
CTE	Coefficient of Thermal Expansion	热膨胀系数。与硅的 CTE 越接近，大封装越不容易翘曲——玻璃的优势所在
CoWoS	Chip-on-Wafer-on-Substrate	台积电的 2.5D 先进封装：芯片与 HBM 并排坐在硅中介层上，中介层再连到基板
EMIB	Embedded Multi-die Interconnect Bridge	英特尔方案：不用整块硅中介层，只在需要高密度互连的地方嵌入小块硅桥，成本更低
SoIC / Foveros	—	台积电 / 英特尔的 3D 堆叠封装技术，直接把裸片垂直叠起来
Hybrid Bonding	混合键合	不用焊料，铜焊盘与介质层直接对接。量产间距已接近 9 μm，间距缩小 10 倍则密度提升约 100 倍
Chiplet	芯粒 / 小芯片	把大芯片拆成若干小裸片分别制造再封装，绕开光罩面积限制、提升良率与灵活性
UCIe	Universal Chiplet Interconnect Express	通用芯粒互连标准。UCIe 3.0 最高信令速率 48 / 64 GT/s（上一代 32 GT/s）
CXL	Compute Express Link	基于 PCIe 的缓存一致互连协议，用于内存扩展与池化；正与 UCIe 融合
PCIe	PCI Express	通用高速串行总线。CPU ↔ GPU / 网卡的标准通道，Gen6 x16 约 256 GB/s 级
NVLink / NVSwitch	—	英伟达私有 GPU 互连与交换芯片。第六代 3.6 TB/s/卡，NVL72 聚合 260 TB/s（官方口径）
UALink	Ultra Accelerator Link	对抗 NVLink 的开放标准，200 Gbps/lane，可扩至 1024 加速器域
UEC	Ultra Ethernet Consortium	超以太网联盟，为 AI 负载重构以太网
HBM	High Bandwidth Memory	高带宽内存。3D 堆叠 DRAM，用超宽接口（HBM4 达 2048 bit）换带宽，单堆栈约 2 TB/s
DDR / LPDDR / GDDR	—	通用内存 / 移动低功耗内存 / 显卡专用显存，都是 DRAM 家族
SRAM	Static Random-Access Memory	静态随机存取存储器，CPU 缓存用的最快存储，无需刷新，但面积大、成本高
FTL	Flash Translation Layer	闪存转换层。SSD 控制器里的核心软件，负责地址映射、磨损均衡、垃圾回收
WAF	Write Amplification Factor	写放大系数。NAND 实际写入量 ÷ 主机要求写入量，越接近 1 越好
SLC / MLC / TLC / QLC	—	每单元存 1 / 2 / 3 / 4 bit。容量递增，速度与寿命递减
ISPP	Incremental Step Pulse Programming	增量步进脉冲编程，多级单元精确写入的关键算法
JEDEC	—	固态技术协会，制定 DRAM / NAND / HBM 的全球标准（如 HBM4 = JESD270-4）
pJ/bit	Picojoule per bit	每比特能耗，互连能效的通用指标，越低越好。CPO 长期目标 <1 pJ/bit

数据口径说明（重要）

本文涉及的所有数字，按可靠性分为四类。阅读时请注意区分，不要把预测当事实、不要把厂商口径当实测：

口径类型	本文中的例子	说明
① 标准 / 规格	HBM4 标准 JESD270-4 于 2025 年 4 月发布；UCIe 3.0 于 2025 年 8 月发布；JEDEC 常温刷新间隔 64 ms	由标准组织正式发布，可作事实引用
② 厂商公开口径	NVIDIA 称 NVLink 6 达 3.6 TB/s、NVL72 聚合 260 TB/s；Spectrum-X Photonics 于 2026 年 5 月 31 日进入量产；GB200 NVL72 机柜选铜省约 20 kW	厂商官方宣称，方向可信，但通常未经第三方独立验证，且常为理想工况
③ 第三方实测	Meta 实测 800G CPO 光引擎 5.2–5.5 W、6.9 pJ/bit、单台交换机省约 650 W；英伟达 2026Q1 测试 1.6T 可插拔 25–40 W vs CPO 9–12 W	有部署或测试背景，可信度较高，但样本与环境有限（温度、负载、配置都会影响结果）
④ 机构预测 / 规划	SK 海力士路线图目标 >100 Tb/s、<1 pJ/bit、<10 ns；TrendForce 预测 2026Q2 DRAM 合约价环比 +58%–63%；玻璃基板各厂量产时间表；市场规模测算	不是已发生的事实，是目标、计划或测算。玻璃基板的时间表已被多次推迟，最能说明问题

主要信息来源：

SK 海力士等联合发表于《Nature Electronics》（2026）的 CPO 技术路线图综述（算力 3×/2年 vs 互连 1.4×/2年、目标带宽/能效/延迟）
NVIDIA 官方 NVLink 产品规格页（NVLink 6 带宽、NVL72 聚合带宽、Rubin 平台）
Meta × Broadcom CPO 部署实测数据、英伟达 2026 年一季度 CPO 测试数据的公开报道
行业媒体与技术分析对 DAC/ACC/AEC 距离与功耗口径的梳理（224G PAM4 时代）
JEDEC 标准文件与公开报道（HBM4 = JESD270-4；DRAM 刷新规范）
玻璃基板：Intel、SKC/Absolics、三星电机、台积电、大日本印刷、京东方 A、蓝思科技等公司公告与主流媒体报道
存储市场：TrendForce、高盛、Nomura、摩根大通等机构研究观点（均为预测）

给读者的最后一句话

这些概念听起来很不一样，但本质上是同一个问题的不同切面：数据在哪里、要搬到哪里去、搬一趟要花多少电和多长时间。

光互连解决的是"出远门怎么搬"；光模块是干活的翻译官；CPO 是把翻译官搬到办公室隔壁省通勤；玻璃基板是给越来越大的芯片换一块更平的地基；芯片间互连是"谁跟谁说话、用什么语言"；DRAM 与 NAND 则是"正在算的放桌上、要留着的进仓库"。

下次再看到一个新名词，先问一句：它在解决三道墙（内存墙、互连墙、功耗墙）里的哪一道？答不上来的，多半是概念；答得上来且能量化的，才值得认真跟踪。

从光纤到闪存：AI 算力与高速互联，一次讲透

目 录

00 开场全景：一座"数据城市"的交通系统

01 光互连：为什么突然全在谈"光"

1.1 一句话结论

1.2 铜的物理天花板：速率翻倍，距离砍半

1.3 光互连到底是什么

02 光模块：会两国语言的"翻译官"

2.1 拆开看：一块光模块里到底装了什么

2.2 工作原理：一次完整的"翻译"流程

03 CPO 共封装光学：把翻译官请进办公室

3.1 传统可插拔到底浪费在哪

3.2 结构对比：光路被"压缩"在哪里

3.3 CPO 的封装长什么样

04 玻璃基板：给芯片换一块更平的地基

4.1 先搞清楚：基板在封装里站在哪个位置

4.2 有机基板 vs 玻璃基板：差在哪

4.3 TGV：玻璃上怎么打出成千上万个孔

4.4 时间表：量产一推再推，已成产业常态

05 芯片与芯片之间：六级"对话"阶梯

5.1 六级阶梯全景：带宽差了四个数量级

5.2 最核心的一段：GPU 与 HBM 是怎么贴在一起说话的

5.3 再放大一级：HBM 内部是怎么堆起来的

5.4 UCIe：Chiplet 时代的"普通话"

06 DRAM 与 NAND：办公桌与档案库

6.1 存储金字塔：每一层都是"速度换容量"的取舍

6.2 微观对决：一个存储单元长什么样

6.3 DRAM 为什么要"刷新"，代价是什么

6.4 NAND 的组织结构：为什么"必须先擦再写"

07 一图串联：一次 AI 训练的数据旅程

08 产业链地图：谁在"卖铲子"

09 术语速查表

数据口径说明（重要）

目录

00　开场全景：一座"数据城市"的交通系统

01　光互连：为什么突然全在谈"光"

02　光模块：会两国语言的"翻译官"

03　CPO 共封装光学：把翻译官请进办公室

04　玻璃基板：给芯片换一块更平的地基

05　芯片与芯片之间：六级"对话"阶梯

06　DRAM 与 NAND：办公桌与档案库

07　一图串联：一次 AI 训练的数据旅程

08　产业链地图：谁在"卖铲子"

09　术语速查表